ভিএইচডিএলে এসপিআই মাস্টারের নকশা: 6 টি ধাপ

2024 লেখক: John Day | [email protected]. সর্বশেষ পরিবর্তিত: 2024-01-30 08:00

এই নির্দেশে, আমরা ভিএইচডিএল -এ শুরু থেকে একটি এসপিআই বাস মাস্টার ডিজাইন করতে যাচ্ছি।

ধাপ 1: SPI এর ওভারভিউ

• SPI একটি সিঙ্ক্রোনাস সিরিয়াল বাস
• এর জনপ্রিয়তা এবং সরলতা এটি সিরিয়াল যোগাযোগের ক্ষেত্রে একটি বাস্তব মান তৈরি করেছে
• ফুল-ডুপ্লেক্স বাস
• সহজ প্রটোকল এবং দ্রুততম সিরিয়াল বাসের মধ্যে

ধাপ 2: ডিজাইন স্পেসিফিকেশন

এই এসপিআই মাস্টারের স্পেসিফিকেশন যা আমরা ডিজাইন করতে যাচ্ছি:

• অপারেশন চারটি মোড সমর্থন করে; গতিশীলভাবে কনফিগারযোগ্য
• ঘড়ি বিদ্যুৎ সাশ্রয়ের জন্য নিয়ন্ত্রণ সক্ষম করে
• স্ট্যাটিক্যালি কনফিগারযোগ্য শব্দের দৈর্ঘ্য এবং গতি
• সংক্রমণ এবং অভ্যর্থনা উভয়ের জন্য একক বাধা

ধাপ 3: বন্ধ শুরু

প্রথমত, আমাদের আইপি দুটি ইন্টারফেস থাকা উচিত। একটি সিরিয়াল ইন্টারফেস এবং অন্যটি প্যারালাল ইন্টারফেস। সিরিয়াল ইন্টারফেসে SPI- এর ডি-ফ্যাক্টো স্ট্যান্ডার্ড সিগন্যাল রয়েছে: MOSI, MISO, SS, SCLK।

MOSI কে কখনো SDO এবং MISO কে কখনো SDI বলা হয়।

সিরিয়াল ইন্টারফেস বহিরাগত পেরিফেরাল অর্থাৎ SPI দাসদের সাথে যোগাযোগ করতে ব্যবহৃত হয়।

সমান্তরাল ইন্টারফেসটি আমাদের হোস্টের সাথে যোগাযোগের জন্য ব্যবহার করা হয়, যেমন একটি মাইক্রোকন্ট্রোলার বা মাইক্রোপ্রসেসর, যা আসলে মাস্টারকে বলে যে সিরিয়াল লাইনগুলির মাধ্যমে কোন ডেটা সিরিয়ালভাবে ট্রান্সমিট এবং গ্রহণ করতে হয়। অর্থাৎ, সমস্ত ডেটা বাস সমান্তরাল ইন্টারফেসের অন্তর্গত।

আমাদের একটি বিশ্বব্যাপী ঘড়ি রয়েছে যা অভ্যন্তরীণ এসপিআই যুক্তি চালায়, সেইসাথে এসসিএলকে, যা আমরা অভ্যন্তরীণভাবে তৈরি করি।

আমাদের কিছু নিয়ন্ত্রণ সংকেত আছে যেমন লিখতে সক্ষম, ঘড়ি সক্ষম। এবং বাধা এবং অন্যান্য স্থিতি সংকেত।

যেহেতু আমাদের জটিল নিয়ন্ত্রণের পরিস্থিতি মোকাবেলা করতে হয়, তাই এফএসএম হিসাবে এই ধরনের সিরিয়াল কমিউনিকেশন আইপি ডিজাইন করা সহজ। আমরা এসপিআই মাস্টারকেও একটি এফএসএম হিসাবে ডিজাইন করব। এফএসএম আরেকটি অভ্যন্তরীণ ঘড়ি দ্বারা চালিত হবে যা এসসিএলকের দ্বিগুণ। সেই অভ্যন্তরীণ ঘড়িটি বৈশ্বিক ঘড়ি থেকে সিঙ্ক্রোনাস কাউন্টার ব্যবহার করে তৈরি হয়।

সমস্ত নিয়ন্ত্রণ সংকেত যা ক্রস ক্লক ডোমেইনের সিঙ্ক্রোনাইজারগুলি নিরাপদ দিকে থাকে।

ধাপ 4: SPI মাস্টার কোর এবং সিমুলেশন ওয়েভফর্মের RTL ভিউ

এটি একটি খালি RTL নকশা যার কোন ডেডিকেটেড FPGA IP ব্যবহার করা হয়নি। অতএব এটি যেকোন FPGA- এর জন্য একটি সম্পূর্ণ বহনযোগ্য কোড।